Den optimerade 3nm-processen uppnår 45 % reducerad strömförbrukning, 23 % förbättrad prestanda och 16 % mindre yta jämfört med 5nm-processen.
▲ Ledare för Samsung Foundry Business and Semiconductor R&D Center håller upp tre fingrar i 3nm-symbolen, vilket markerar den första produktionen av företagets 3nm-process med GAA-arkitekturen.
Samsung Electronics, världsledande inom halvledarteknologi, tillkännagav idag att man har påbörjat den första produktionen av en 3-nanometer (nm) processnod som implementerar Gate-All-Around (GAA) transistorarkitektur.
Multibridge Channel FET (MBCFET™), Samsungs första GAA-teknik utmanar FinFET:s prestandabegränsningar, förbättrar strömeffektiviteten genom att sänka matningsspänningsnivån samtidigt som prestandan ökar genom att öka drivströmkapaciteten.
Samsung lanserar den första applikationen av nanosheet-transistorhalvledarchips för högpresterande datorapplikationer med låg effekt och planerar att expandera till mobila processorer.
“Samsung har vuxit snabbt när vi fortsätter att visa ledarskap inom tillverkning av nästa generations teknologier som gjuteriindustrins första High-K Metal Gate, FinFET, samt EUV. Vi ser fram emot att fortsätta detta ledarskap med MBCFET, världens första 3nm-process™”Dr. President och chef för gjuteriverksamheten för Samsung Electronics. sa Siyoung Choi. “Vi kommer att fortsätta att aktivt förnya oss i utvecklingen av konkurrenskraftig teknik och etablera processer som hjälper till att påskynda uppnåendet av teknisk mognad.”
▲ (från vänster) Michael Jeong, Corporate Vice President; Ja-Hum Ku, Corporate Executive Vice President; och Sang Bom Kang, Corporate Vice President för Samsung Foundry Business håller 3-nanometer wafers på produktionslinjen på Samsung Electronics Hwaseong Campus.
Design-teknikoptimering för maximal PPA
Samsungs egenutvecklade teknologi använder nanoark med bredare kanaler, vilket möjliggör högre prestanda och högre energieffektivitet jämfört med GAA-teknik som använder nanotrådar med smalare kanaler. Med hjälp av 3nm GAA-teknik kommer Samsung att kunna justera kanalbredden på nanoarket för att optimera strömanvändning och prestanda för att möta olika kunders behov.
Dessutom är designflexibiliteten hos GAA mycket användbar för Design Technology Collaborative Optimization (DTCO),1 Hjälper till att öka fördelarna med Power, Performance, Area (PPA). Jämfört med 5nm-processen kan första generationens 3nm-process minska strömförbrukningen med upp till 45 %, förbättra prestandan med 23 % och minska ytan med 16 % jämfört med 5nm, medan andra generationens 3nm-process kan minska strömförbrukningen något . till 50 %, förbättra prestandan med 30 % och minska ytan med 35 %.
Tillhandahållande av 3nm designinfrastruktur och tjänster med SAFE™-partners
När tekniknoder krymper och kraven på chipprestanda ökar, står IC-designers inför utmaningar när det gäller att hantera stora mängder data för att testa fler funktioner och komplexa produkter i tätare skala. För att möta sådana krav strävar Samsung efter att tillhandahålla en mer stabil designmiljö för att minska tiden som krävs för design, verifiering och registreringsprocessen, samtidigt som produktens tillförlitlighet ökar.
Från och med det tredje kvartalet 2021 kommer Samsung Electronics att tillhandahålla en beprövad designinfrastruktur genom omfattande förberedelser med Samsung Advanced Foundry Ecosystem (SAFE).™)-partners, inklusive Ansys, Cadence, Siemens och Synopsys, för att hjälpa kunder att perfekta sina produkter på mindre tid.
citat från SÄKER™ Partners
- ansys, [John Lee, Vice President and General Manager of the Electronics, Semiconductor & Optics Business Unit at Ansys]
“Tillsammans fortsätter Ansys och Samsung att leverera möjliggörande teknologi för de mest avancerade designerna vid 3nm med GAA-teknik. Tillförlitligheten hos vår Ansys multifysiksimuleringsplattform är ett bevis på vårt fortsatta samarbete med Samsung Foundry. Ansys är fortfarande engagerad i att tillhandahålla den bästa designupplevelsen för våra ömsesidigt avancerade kunder.
- kadens, [Tom Beckley, Senior Vice President and General Manager, Custom IC & PCB Group at Cadence]
“Vi gratulerar Samsung till denna milstolpe i produktionen av 3nm GAA. För att maximera produktiviteten arbetade Cadence nära med Samsung Foundry för att göra det möjligt för kunder att uppnå optimal kraft, prestanda och yta för denna nod, med hjälp av våra digitala lösningar, från bibliotekskarakterisering driven av vår Cadence Cerebrus AI-baserade teknologi till fullständig digital streamimplementering och signering. Med våra anpassade lösningar samarbetade vi med Samsung för att möjliggöra och validera hela AMS-flödet för att maximera produktiviteten från kretsdesign och simulering genom en automatiserad krets. Vi ser fram emot att fortsätta detta samarbete för att nå mer framgång.”
- Siemens EDA, [Joe Sawicki, Executive Vice President for the IC-EDA segment of Siemens Digital Industries Software]
“Siemens EDA är glada över att samarbeta med Samsung för att göra det möjligt för våra befintliga mjukvaruplattformar att köras på Samsungs nya 3-nanometer processnod sedan den inledande utvecklingsfasen. Vårt långsiktiga partnerskap med Samsung genom SAFE™-programmet skapar betydande värde för våra gemensamma kunder genom att certifiera Siemens branschledande EDA-verktyg vid 3nm.
- synopsis, [Shankar Krishnamoorthy, General Manager and Corporate Staff for the Silicon Realization Group at Synopsys]
“Genom vårt långvariga strategiska partnerskap med Samsung Foundry hjälper vi våra gemensamma kunder att avsevärt accelerera designcyklerna genom att stödja Samsungs avancerade processer med våra lösningar. Vårt stöd för 3nm-processen med Samsungs GAA-arkitektur fortsätter nu att expandera med Synopsys Digital Design, Analog Design och IP-produkter, vilket gör det möjligt för kunder att leverera differentierade SoC:er för viktiga högpresterande datorapplikationer.”
1 För mer information om Design Technology Co-Optimization (DTCO), se följande länkar:
Hitta det optimala för det bästa. Del 1
Hitta det optimala för det bästa. Del 2
